<?xml version="1.0" encoding="UTF-8" standalone="no"?>
<project source="2.7.1" version="1.0">
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<lib desc="#Wiring" name="0">
    <tool name="Transistor">
      <a name="facing" val="north"/>
    </tool>
  </lib>
  <lib desc="#Gates" name="1"/>
  <lib desc="#Plexers" name="2"/>
  <lib desc="#Arithmetic" name="3"/>
  <lib desc="#Memory" name="4"/>
  <lib desc="#I/O" name="5"/>
  <lib desc="#Base" name="6">
    <tool name="Text Tool">
      <a name="text" val=""/>
      <a name="font" val="SansSerif plain 12"/>
      <a name="halign" val="center"/>
      <a name="valign" val="base"/>
    </tool>
  </lib>
  <main name="main"/>
  <options>
    <a name="gateUndefined" val="ignore"/>
    <a name="simlimit" val="1000"/>
    <a name="simrand" val="0"/>
  </options>
  <mappings>
    <tool lib="6" map="Button2" name="Menu Tool"/>
    <tool lib="6" map="Ctrl Button1" name="Menu Tool"/>
    <tool lib="6" map="Button3" name="Menu Tool"/>
  </mappings>
  <toolbar>
    <tool lib="6" name="Poke Tool"/>
    <tool lib="6" name="Edit Tool"/>
    <tool lib="6" name="Text Tool">
      <a name="text" val=""/>
      <a name="font" val="SansSerif plain 12"/>
      <a name="halign" val="center"/>
      <a name="valign" val="base"/>
    </tool>
    <sep/>
    <tool lib="0" name="Pin">
      <a name="tristate" val="false"/>
    </tool>
    <tool lib="0" name="Pin">
      <a name="facing" val="west"/>
      <a name="output" val="true"/>
      <a name="labelloc" val="east"/>
    </tool>
    <tool lib="1" name="NOT Gate"/>
    <tool lib="1" name="AND Gate"/>
    <tool lib="1" name="OR Gate"/>
  </toolbar>
  <circuit name="main">
    <a name="circuit" val="main"/>
    <a name="clabel" val=""/>
    <a name="clabelup" val="east"/>
    <a name="clabelfont" val="SansSerif plain 12"/>
    <wire from="(230,130)" to="(230,150)"/>
    <wire from="(120,350)" to="(170,350)"/>
    <wire from="(270,280)" to="(270,330)"/>
    <wire from="(190,170)" to="(210,170)"/>
    <wire from="(120,240)" to="(210,240)"/>
    <wire from="(230,280)" to="(270,280)"/>
    <wire from="(90,170)" to="(190,170)"/>
    <wire from="(230,370)" to="(270,370)"/>
    <wire from="(120,240)" to="(120,350)"/>
    <wire from="(230,370)" to="(230,480)"/>
    <wire from="(190,100)" to="(190,170)"/>
    <wire from="(230,260)" to="(230,280)"/>
    <wire from="(270,280)" to="(290,280)"/>
    <wire from="(240,100)" to="(240,350)"/>
    <wire from="(190,100)" to="(240,100)"/>
    <wire from="(90,240)" to="(120,240)"/>
    <wire from="(190,280)" to="(190,330)"/>
    <wire from="(230,190)" to="(230,220)"/>
    <wire from="(190,370)" to="(230,370)"/>
    <wire from="(190,280)" to="(230,280)"/>
    <wire from="(240,350)" to="(250,350)"/>
    <wire from="(210,350)" to="(240,350)"/>
    <comp lib="0" loc="(290,280)" name="Probe">
      <a name="facing" val="west"/>
    </comp>
    <comp lib="0" loc="(230,130)" name="Power"/>
    <comp lib="0" loc="(90,170)" name="Pin">
      <a name="tristate" val="false"/>
    </comp>
    <comp lib="0" loc="(320,400)" name="Probe">
      <a name="facing" val="west"/>
    </comp>
    <comp lib="0" loc="(90,130)" name="Pin"/>
    <comp lib="0" loc="(90,240)" name="Pin">
      <a name="tristate" val="false"/>
    </comp>
    <comp lib="0" loc="(270,330)" name="Transistor">
      <a name="facing" val="north"/>
    </comp>
    <comp lib="0" loc="(230,260)" name="Transistor">
      <a name="type" val="n"/>
      <a name="facing" val="south"/>
    </comp>
    <comp lib="0" loc="(230,190)" name="Transistor">
      <a name="type" val="n"/>
      <a name="facing" val="south"/>
    </comp>
    <comp lib="0" loc="(190,330)" name="Transistor">
      <a name="facing" val="north"/>
    </comp>
    <comp lib="0" loc="(230,480)" name="Ground"/>
  </circuit>
</project>
